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DDR5メモリ・インタフェースの
効率的な検証とデバッグ

急速に進歩するメモリ技術:既存の測定ツールで対応できますか?

5Gは急速に発展しており、拡張現実や人工知能からクラウド・コンピューティングやIoTまで、さまざまなエキサイティングなテクノロジの成長を牽引しています。データはすべてどこかに保存されており、これまで以上に高速なアクセスが求められています。つまり、DDR5のようなテクノロジの重要性がますます高まっています。DDR5は周波数帯域、密度、チャンネル効率が向上しますが、データ転送速度と信号速度が高速化すると、シグナル・インテグリティの限界を超えるような設計が必要になるため、コンプライアンス、デバッグ、検証にもより高性能な測定ツールが求められます。

テクトロニクスのTekExpress DDR5トランスミッタ・ソリューションは、自動化されたシステムレベルのテスト・アプリケーションであり、JEDECで規定されている50以上の電気的/タイミング測定値を満たすことを迅速に、効率的かつ確実に検証し、デバッグすることができます。

DFE解析

シンボル間干渉(ISI)が存在するDDR5設計のテストでは、DDR3/4のデバッグに最適なツールでも十分ではありません。当社のDDR5システムレベル・コンプライアンス・ソフトウェアは、次世代DDRの測定で直面する問題を克服するために、さまざまな自動化ツールを提供しています。

  • バースト状のDDR5トラフィックにおける、書込みデータのアイ測定のためのRx DFEイコライゼーション・サポート
  • JEDECで規定されている、50項目以上のDDR5電気/タイミング・パラメータの自動測定
  • リード/ライトのバーストを区別するための、一貫性/信頼性に優れた新しいアルゴリズム
  • 新しいコンプライアンス・アプリケーション・アーキテクチャと強化された自動化機能による、テスト時間の短縮と設計の早期市場投入
DDR5 DFE Analysis
DDR5 Debug

デバッグ/検証

TekExpress DDR5トランスミッタ・ソリューションは、ユーザ主導による測定が可能になります。ユーザ設定によるアクイジション・モードでは、サンプル・レート、レコード長、周波数帯域などの設定をカスタマイズしながら、DDR5 JEDECコンプライアンス測定を実行できます。

当社のDDR5 DFEアプリケーションでは、DFEゲインと4つのタップ値が制御できます。これにより、JEDECに定義されていない、またはJEDECに制御されていない、独自の社内テストも実行できます。また、測定相関のシミュレーション、シミュレーション・モデルの微調整を行ったり、4つのタップ、ゲイン値を変更してwhat-if解析を実施することもできます。

SDLA

DDR5設計のディエンベッドでは、Sパラメータの検証が重要な課題となります。優れた受動性チェック、ポート割り当て、およびプロット機能を備えたシリアル・データ・リンク解析(SDLA)を使用すれば、Sパラメータ・ファイルの検証が強化されるだけでなく、柔軟性の向上、作業時間の短縮、ディエンベッド・プロセスの信頼性の向上など、さまざまなメリットが得られます。他のデバッグ・ソフトウェア・ツールでは、すべてのプロセスを完了しないと結果が得られません。TekExpress DDR5トランスミッタ・ソリューションを使用すると、問題をより早い段階で発見できるため、設計をより効率的にデバッグ/最適化できます。SDLAの機能は、DFE解析にも役立ちます。

詳細については、SDLAアプリケーション・ノートをご覧ください。

SDLA Analysis