DDR4やLPDDR3のような最新のメモリ技術では、さまざまなアプリケーションの要件を満たすために、高速動作、低I/O電圧、小さなパッケージ・サイズに対応しています。 その結果、デバッグ／検証でより厳しいマージン、より高速なエッジ・レート、複雑なバス・プロトコルを扱うことになり、それに伴って新たな課題が生まれてきています。
テクトロニクスは、メモリの検証とデバッグのための包括的なツール・セットを提供しています。
- DDRの電気的検証：
DDRメモリ・インタフェースの信号動作、ジッタ、アイ・サイズ、クロスオーバ、ストローブ／クロック・アライメント、ビット・エラーの取込み、測定および特性評価。
- DDRのロジック検証：
DDRメモリ・インタフェースのデジタル・ロジック・ステートの取込み／測定、およびタイミング／プロトコル解析に基づくバス・サイクルの実行。
- プロトコルのパフォーマンスの検証（DDR用）：
バス・コマンドの取込みと解析、タイミング・シーケンスの制御、結果とメモリ・インタフェース仕様の比較、バスの使用率とパフォーマンスの指標としてのバス・トラフィックの解析。
コンテンツ
アプリケーション・ノート：DDRメモリの電気検証
DDR SDRAMクロック周波数と信号エッジ・レートがますます高速化するにつれ、DDRメモリ設計を成功させる鍵としてシグナル・インテグリティおよびバス・ステート検証手法の重要性も高まってきています。 このアプリケーション・ノートでは、コマンド・バスのトリガ／デコード手法、リード／ライト信号の分離手法、およびメモリのシグナル・インテグリティの各種測定に焦点を当てています。
ウェビナー：メモリ・インタフェースの検証およびデバッグ
このウェビナーでは、次世代DDRベースのメモリ・テストに対応するための方法について説明しています。 これらの新規格が電気検証にもたらす変化、およびLPDDR3/DDR4メモリ・システムに対する信号入出力が適切に行われるようにする方法を取り上げています。 これらの新規格で電気検証テストを行うために必要な機器を正しく選択できるよう知識を高めましょう。
ライブラリ
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| DesignCon 2015 Paper - Designing High Performance Interposers with 3-port and 6-port S-parametersThis technical paper explains how multiport S-parameters can be used to validate memory interposer design cases. This helps memory designers understand some of the performance characteristics that can be inferred from S-parameters, as well as some of the interactions between the interposer and the device under test and probing system; leading to more accurate validation efforts on very fast memory systems utilizing DDR4 or LPDDR4. |
| タイトル | |
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| New Characterization Techniques for DDR4/LPDDR4 and Next Generation Memory Standards | This webinar provides an update on the latest characterization and debug techniques to enable analysis of the highest DDR4/LPDDR4 speed grades (DDR4-3200/LPDDR4-4266). |
| Efficiently Design and Electrically Validate a DDR4 Interface | This webinar will show how Cadence and Tektronix can enable you with flexible and power efficient DDR4 IP, design and analysis tools used in the office, and lab-based solutions to address the key challenges in electrical validation of the DDR4 interface. |
| Memory Interface Verification and Debug | This webinar will explain how to prepare for next generation DDR-based memory testing. Learn about the changes these new standards bring to electrical verification and how to prepare for proper signal access to LPDDR3 and DDR4 memory systems. Get advance knowledge to plan for proper instrument selection needed for performing electrical verification tests on these emerging standards. |